Xilinx FPGA시작 - Hello World!

기본적인 설치 과정은 나와있지 않다.

vivado, vitis, MobaXTerm을 설치해야 한다.

사용 버전은 2024버전이다.

기존의 vitis는 serial terminal이 있었지만 현재는 찾을 수 없어 MobaXTerm을 사용하였다.

vivado툴의 implementation이나 synthesis, implementation등은 따로 정리해서 올릴 예정이다.

 

내가 사용하는 보드는 zybo 7020이다.

 

Vivado 실행시 첫 화면

첫번째의 Quick Start - Create Project를 선택한다.

열심히 Next를 눌러준다 다만 설치파일 경로에 한글이 없도록 한다.

RTL Project를 골라주며 다른 것을 필요 없다.

Add할 sorce 및 constrant는 모두 없다.

- 한글이 있을 시에는 나중에 xsa파일 및 vitis 사용시에 이상한 directory가 생기며 경로가 꼬이게 된다. 또한 255자 이내의 경로를 설정한다.

보드를 고를 때는 Parts로 하면 내 FPGA의 모든 파츠들을 설정해주어야 하기 때문에 Boards 자체로 고르는 것이 편하다.

만일 자신의 보드가 없다면 좌하단의 Refresh 버튼을 누르고 다시 찾아보면 있을 것이다.

이렇게 자신의 보드 및 코어를 확인 후 RTL 프로젝트를 만드는 것을 마무리 한다.

프로젝트 생성시에 이렇게 나온다.

좌측의 Create Block Design을 선택한다.

좌측 파란 박스 내부의 + 버튼을 눌러준다.

누르고 자신의 코어 system을 골라준다.

해당 블록을 더블 클릭해 내가 원하는 기능만을 살리고 나머지를 뺄수 있다.

UART1만을 살리고 내부로 들어가 clock등 모두 삭제시켜준다.

UART1 설정시에 전압을 1.8V로 바꿔준다.

이처럼 간단한 그림으로 바뀐다.

위의 초록줄인 Run Block Automation을 눌러준다.

삭제시킨 것들이 다시 들어와 있으므로 다시 UART1만 남기고 삭제해준다.

간단한 그림으로 바뀌었다.

F6을 눌러 내가 디자인한 것에 대해 Vaildation Check를 수행한다.

Sources의 Design Sorce의 하위 design을 우클릭하여 create HDL Wrapper를 실행한다.

해당 사진처럼 Wapper가 생긴 것을 볼 수 있다.

좌측 하단의 Generate Bitstream을 클릭해 Bitstream을 생성한다.

FILE/Export/Export Hardware를 한다. 

이를 통해 xsa파일을 생성할 수 있다.

vitis 실행시 이렇게 나온다.

Platform을 먼저 만들며 이때 아까 vivado에서 만든 xsa파일을 넣어준다.

New Component의 From Examples를 선택하고 Hello World를 찾아 선택후 Application을 만들어준다.

Build를 해준다.

나의 장치가 연결된 serial port확인 후 mobaxterm 실행해 확인하며 Run을 해주면 이처럼 Hello world가 뜬다!